PTC - Zadanie V - VHDL 2: licznik asynchroniczny
Treść zadania:
Zadanie polega na napisaniu w języku VHDL programu realizującego poniżej
opisany układ. Zaimplementowany układ należy uruchomić w środowisku Quartus II
na płycie Altera.
Do zrealizowania jest licznik asynchroniczny oparty na przerzutnikach JK.
Licznik ma zliczać mod N, gdzie N każda z osób oblicza w sposób następujący:
dodaje pierwszą liczbę ze swojego kodu Input do pierwszej liczby ze swojego
kodu Output, sumę dzieli mod 7 i do wyniku dodaje 9. Układ ma zostać
zaprojektowany poprzez ustalenie tabeli wzbudzeń (uwzględniającej przejście
ze stanu N−1 do stanu 0) i minimalizację funkcji metodą siatek Karnaugh,
niezależnie dla J i K. Stany wyjściowe licznika mają być
wyświetlane jako cyfra w systemie szesnastkowym na wyświetlaczu 7-segmentowym.
Należy zastosować generator impulsów zegarowych z płyty Altera (odpowiednio
spowolniony, przykład tutaj) oraz umożliwić
ręczne zresetowanie układu. Uwaga: generator impulsów "clock_27" o
częstotliwości 27 MHz jest na płycie DE2, płyta DE2-70 zawiera generator
"clock_28" o częstotliwości 28 MHz. Obie płyty zawierają dodatkowo "clock_50".
Przewidywany termin realizacji:
Zadanie będzie realizowane na zajęciach w dniu 17 grudnia
i zostanie sprawdzone na zajęciach w dniu 7 stycznia.
Powrót
Back to the Marta Kasprzak's Home Page
26 Sep 2018